国際会議The 14th IEEE Workshop on RTL and High Level Testing (WRTLT2013,IEEEの主催で2013年11月21・22日に台湾・宜蘭・Evergreen Hotelで開催）で，数理情報工学専攻の大学院博士前期課程2年の 兒玉雄佑さん（細川研究室所属の論文 "A Controller Augmentation Method to Generate　Easily Testable Functional k-Time Expansion　Models for Data Path Circuits"と大学院博士前期課程1年の西間木淳さん（細川研究室所属）の論文"Functional Unit and　Register Binding Methods for Hierarchical Testability"が採択され，発表しました．]

兒玉さんの発表内容は，デジタル情報機器に搭載されているシステムLSI（大規模集積回路）のテストパターンを生成するための回路モデル生成アルゴリズムに関するものです．システムLSIは製造後にその品質を保証するためにテストを行う必要があります．その際に使用する0と1の値で構成さ れるテストパターンを効率的に生成するために提案した回路モデルが非常に有効であることを示しました．

西間木さんの発表内容はシステムLSIの上 流設計工程で，テストパターンの生成が容易になるようにテスト容易化を考慮した動作合成アルゴリズムに関するものです．動作合成とは，C言語など を用いてハードウェアの動作を記述したものからレジスタ転送レベル回路を生成するソフトウェアです．テスト容易化を考慮した回路を合成することに より，テスト品質の評価尺度である故障検出率が大幅に向上したことを示しました．